SK海力士(000660KS) (SKHY-US) 下一代3D DRAM布局曝光，计划将DRAM记忆体单元与周边电路分开制造，再透过3D堆叠整合，其中周边电路将导入先进逻辑晶圆代工制程。由于SK海力士已在HBM4采用台积电(2330-TW) (TSM-US) 先进逻辑制程，市场关注双方合作是否进一步延伸至3D DRAM。

《朝鲜日报》报导，韩国半导体业界周二（15日）消息指出，SK海力士于8日举行的「2026 Future Forum」提出下一代3D技术主要方向，包括最大化资料汇流排宽度、超短距离传输，以及以逻辑晶圆代工制程制造DRAM周边电路。

目前DRAM主要由储存资料的记忆体单元，以及负责资料读写、定址与输入输出的周边电路组成，过去通常在同一套DRAM制程中完成。

不过，两者对制程要求不同，记忆体制程重视在有限面积内可靠储存大量资料，逻辑制程则强调高速运算与电源效率，因此若采单一制程，可能限制两者各自最佳化的空间。

SK海力士提出的「逻辑晶圆代工化」概念，就是将DRAM周边电路从记忆体单元中分离，分别采用最适合的制程，再透过3D堆叠与细间距键合技术连接。

这并不代表SK海力士将整个DRAM制造流程外包给晶圆代工厂，而是针对不同功能采取不同制程。

随着人工智慧（AI）加速器处理的资料量快速增加，记忆体效能已不只是容量问题，资料能否以更快速度、在更低功耗下传送至运算单元，也成为影响整体系统效能的关键。

这也是SK海力士将资料汇流排宽度、传输距离及逻辑制程列为3D技术重点的原因。

HBM4合作已先行执行

事实上，SK海力士与台积电在记忆体、逻辑制程的合作已于HBM4执行。SK海力士在HBM3E以前，基础晶粒（base die）主要采用自有制程，但从HBM4开始改采台积电先进逻辑制程，双方并于2024年正式确立HBM4开发及下一代封装技术合作。

SK海力士今年4月也在台积电北美技术研讨会上，将记忆体与逻辑技术整合列为下一代记忆体发展方向，并表示相关技术将从HBM4进一步扩展至客制化HBM、高频宽快闪记忆体（HBF），以及「逻辑上的3D堆叠DRAM」。

不过，目前仍不能直接解读为SK海力士将把3D DRAM的逻辑部分交由台积电生产。

韩国产业经济与贸易研究院（KIET）研究委员金良彭指出，目前3D DRAM扩大与外部晶圆代工厂合作的可能性仍偏低；但若SK海力士未来产品上市进度落后竞争对手，外部晶圆代工合作的可能性就可能提高。

相较于同时拥有记忆体与晶圆代工业务的三星电子，SK海力士可以视需求采用外部晶圆代工厂。不过，分析师认为，目前仍难断言哪种模式更有利于下一代DRAM开发，最终仍取决于不同产品的开发结果与时程。