2026年10月16日（优分析／产业数据中心报导）⸺ 台积电(2330-TW)在最新法说会上指出，目前CoWoS先进封装仍是AI客户首选。董事长魏哲家透露，台积电已成功量产五倍光罩尺寸的先进封装产品，良率表现良好，并持续朝九倍、十四倍光罩尺寸开发。

台积电先前于2026年北美技术论坛也揭露，5.5倍光罩尺寸CoWoS已进入生产阶段，预计2028年开始生产14倍光罩尺寸产品，并与2029年推出的40倍光罩尺寸SoW-X系统级晶圆技术形成互补。

封装尺寸持续扩大，主要是因为AI晶片需要整合更多运算核心与高频宽记忆体(HBM)。随着GPU运算能力提高，记忆体资料传输速度逐渐成为效能瓶颈，促使晶片厂商增加HBM堆叠与Chiplet数量，进一步提高封装面积需求。

以辉达Nvidia(NVDA-US)为例，根据产业研究资料，Blackwell的中介层面积约为3.3倍光罩尺寸，Rubin预计提高至4倍，Rubin Ultra则可能达到9倍。所谓光罩尺寸，是以光刻设备单次曝光面积为基准，约830平方毫米，倍数越高，代表封装中介层所需的面积越大。

这也让CoWoS供需出现新的变数：未来封装产能需求的成长速度，会高于AI晶片出货量的增速。

原因在于，封装面积扩大后，单颗AI晶片可能需要消耗更多中介层制造、晶片接合及其他封装制程资源。假设AI晶片出货量增加20%，但平均每颗消耗的瓶颈制程产能增加50%，整体等效产能需求就可能增加80%。这是简化的假设情境，实际需求仍取决于制程架构、良率及设备效率。

对供给端而言，即使台积电持续增加设备与产线，新一代大型封装也可能因制程复杂度提高，消耗更多新增产能，使实际可交付的封装数量成长低于名目扩产幅度。

此外，随着封装尺寸扩大，传统矽中介层的制造效率与大型ABF载板的翘曲控制也面临更高要求，促使台积电持续发展CoWoS-L等新架构，提高大型封装的整合与量产能力。

未来CoWoS供需是否持续吃紧，除了取决于GPU与ASIC出货量，也需要观察单颗晶片的封装面积、瓶颈制程产能消耗及新规格量产良率。如果封装资源需求增加速度持续超过有效产能扩张，CoWoS供需紧张的时间就可能比市场原先预期更长。

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