随着 AI 浪潮引爆高速运算晶片需求，但目前封装技术来看，一边是解析度可达 0.2μm 至 2μm 的高阶晶圆级封装，另一边则是 20μm 至 50μm 的传统 PCB 封装，两者之间在 2μm 至 10μm 解析度的中高阶市场，正存在着庞大的产能缺口。

而扇出型面板级封装（Fan-Out Panel Level Packaging, FOPLP）正是填补这块空白的关键技术，面板大厂群创 (3481-TW) 也凭借过去在方形玻璃基板累积的深厚技术抢滩布局，并可望在台积电 (2330-TW)(TSM-US) 下一代先进封装生态系中扮演重要角色。

本文重点摘要：

• 面板级封装引领「方形革命」
• 群创 Chip-first 封装出货今年出货跳升 10 倍
• 群创 RDL 和 TGV 先进技术 2 年内放量
• 台积电点火 CoPoS 放大群创优势

面板级封装引领「方形革命」

对半导体封装而言，相较于传统晶圆的圆形限制，面板产线最大的优势在于「方形面积」，方形玻璃基板的面积利用率高达 95%。群创发展 FOPLP 的起点可追溯至 2019 年 9 月与工研院合作，以大尺寸 G3.5 FOPLP 玻璃基板（620×750mm）开发具备细线宽的中高阶半导体封装，可使用面积拉高至 12 吋传统半导体晶圆的 6 到 7 倍。

Chip-first 封装出货今年出货跳升 10 倍

更重要的是，群创利用 3.5 代面板产线进行转型，不仅能沿用 70% 以上既有的面板设备，大幅节省资本支出，透过与工研院共同克服了大面积面板的翘曲难题，也有效降低封装制程中的破片与耗损，并导入电镀模拟技术加速建置设备、缩短制程参数调整，在发展初期就展现了极强的成本竞争力。

经过多年布局，群创自 2025 年开始正式进行 Chip-first（晶片先装）的封装出货，在 PMIC（电源管理 IC）与 RF（射频 IC）等成熟制程上实现量产，初期每月出货量为 400 万颗。步入 2026 年后，单月出货量跳升至 10 倍，来到每月 4,000 万颗。

群创 RDL 和 TGV 先进技术 2 年内放量

针对市场高度期待、难度更高的高阶细线宽 RDL（重布线层）与更长期的 TGV（玻璃穿孔）技术进度，群创董事长洪进扬在 2026 年第一季法说上宣示，目标是在 2 年内达成商业化与放量目标，届时将为跨入高阶半导体供应链注入更强大的营运成长动能。

台积电点火 CoPoS 放大群创优势

目前台积电在下一代先进封装布局上正加速发展 CoPoS (Chip-on-Panel-on-Substrate) 技术，将封装制程的承载架构从传统 12 吋圆形晶圆延伸至大面积方形面板或有机载板等。市场普遍预期最快 2027 年进入试产、2028 年后逐步量产，并在 2030 年后朝 Glass Core Substrate（玻璃核心基板）方向发展。在台积电由「圆」转「方」的关键转折期，也是布局 FOPLP 多年的群创展现价值的时刻。

首先是核心技术的经验输出。台积电推进 CoPoS 制程，意味着半导体界必须开始处理大尺寸方形基板，而面板厂多年来积累的「大尺寸方形玻璃搬送、精准对位、均匀沉积」等核心知识与制程 know-how，正是半导体晶圆厂与传统 OSAT（委外封测）厂相对缺乏的经验，让群创在生态系中具备重要价值。

其次则是迈向 TGV 核心加工技术的跳板，群创在 620×750mm 方形玻璃上累积的微细线路与封装经验，是未来向 TGV 等核心基板加工技术迈进的重要基石。当先进封装逐步走向玻璃核心基板时，群创透过目前在成熟制程打下的基础，加上未来 2 年内冲刺 RDL 与 TGV 放量的时程规划，等于提前拿到了下一世代高阶封装的入场券。

观察台湾半导体供应链的演进，群创与一线半导体大厂、OSAT 厂之间，存在着清晰的差异化与互补空间。群创利用自身面板大面积技术强项，垂直整合切入封装供应链，不仅提高台湾先进面板级 IC 封装制程技术的关键材料自主化，也为旧面板产线缔造翻倍的科技新价值。