随着 AI 晶片尺寸持续扩大、异质整合需求快速攀升，先进封装技术已成为半导体产业竞逐焦点。台积电 (2330-TW) 积极推动下一代面板级封装平台 CoPoS，而面板大厂群创 (3481-TW) 则凭借大尺寸玻璃基板与面板级制程能力，逐步跃升为 CoPoS 供应链的重要合作伙伴。

群创近日更新 Chip-Last／CoPoS 技术应用图，完整展示从系统级封装（SiP）、Chiplets 异质整合，到 Networking、Server 及高效能运算（HPC）等 AI 应用的封装技术布局，同时揭露从传统有机基板、Fan-out RDL，到嵌入式核心 10M10P 多层 RDL 的演进方向。

从群创公布的技术示意图可见，整体采用上下分层的架构设计。上半部以三大应用领域为主轴，涵盖系统级封装（SiP）、Chiplets 异质整合，以及 Networking、Server 与 HPC 等高效能运算应用；下半部则透过三种不同基板剖面，呈现先进封装技术的发展脉络，并以「Chip-Last／CoPoS」作为整体技术核心。

图中也凸显群创的布局方向，即结合 Chip-Last 制程与面板级扇出封装（FOPLP），打造从消费性电子到 AI 高效能运算平台的完整封装解决方案。

从技术架构来看，群创的设计思维采取「应用需求带动封装升级」的策略。不同应用场景对封装能力提出不同要求，SiP 强调多功能整合与小型化；Chiplets 强调大晶片拆分后的高密度互连；HPC 则要求极致 I/O 密度、电源完整性（PDN）、热管理与讯号完整性（SI）。

下方基板演进图则回答了「如何实现」。透过更细 L/S、更薄基板、嵌入式核心与高层数 RDL，逐步突破传统有机基板的物理限制。

SiP 锁定消费电子　Chip-Last 提升高价晶片良率

在系统级封装（SiP）部分，群创展示单面及双面封装架构，可将 CPU、记忆体、电源管理 IC 及 RF 元件整合于同一封装内，并透过多层 RDL 重新分配层（Redistribution Layer）与 TSV、Micro-bump 等技术完成 3D 堆叠。

相较传统 SoC 设计，SiP 可同时整合不同制程节点及不同材料晶片，例如矽（Si）、氮化镓（GaN）及碳化矽（SiC），有效改善大型单晶片成本与良率问题。

此外，Chip-Last 流程先完成 RDL 基板，再贴装已知良品，可降低高价 AI 晶片封装风险，提高整体制造良率，也有助于 RF 模组、穿戴装置、汽车电子及卫星通讯等应用发展。

Chiplets 成 AI 晶片主流　CoPoS 支援高速互连

随着 AI 模型规模持续扩张，单一晶片面积逐渐逼近光罩尺寸限制，Chiplets 设计已成为业界主要发展方向。

Chiplets 透过将大型 SoC 拆分成多颗小晶片，再利用高密度 RDL 或矽桥（Silicon Bridge）重新整合，不仅提升良率，也兼顾成本与效能。

群创此次图中也首次标示 CoPoS-R 及 CoPoS-L 架构，是群创针对 Chiplets 与 HPC 应用优化的两种 CoPoS 变体，目标是在面板级基板上实现高密度 chiplet 互连，支援多 chiplet 之间的超高速、低延迟通讯（如 UCIe 协议）。

不过，要实现 Chiplets 大规模应用，仍须克服面板翘曲控制、微米级对位精度、高密度 RDL 制程及高功耗散热等挑战。

10M10P RDL 瞄准 AI 伺服器　支援 HBM 高速互连

在 Networking、Server 及 HPC 应用方面，群创展示最高阶封装架构，采用 Embedded Substrate 搭配 10M10P RDL 设计。

其中，「10M10P」代表 10 层金属层（Metal Layer）搭配 10 层钝化层，远高于目前一般有机基板 4 至 6 层 Build-up 架构，可提供更高 I/O 密度、更复杂的讯号路由及更完善的电源完整性（PDN）。

此架构可支援 HBM 高频宽记忆体、多颗 GPU 及 CPU Chiplets 之间 TB/s 等级资料传输，是未来 AI 伺服器、高速交换器及大型运算平台的重要封装方向。

基板技术从有机材料走向玻璃核心

群创也透过三个剖面图清晰展示 Chip-Last / CoPoS 所依赖的基板演进路径。

第一代仍以 Flip-Chip 有机基板为主，但受限于热膨胀系数（CTE）、翘曲控制及线宽线距限制，已逐渐难以满足大型 AI 晶片需求。

第二代采用 Fan-out 搭配 INX RDL 基板，可提供更细的线宽线距、更薄基板及更佳讯号表现，适合中高阶 Chiplets 封装。

第三代则进一步导入嵌入式核心及 10M10P RDL，可支援极高密度互连，若搭配玻璃核心及 TGV（Through-Glass Via）技术，更能兼顾低翘曲、高平整度及高速讯号传输，成为 CoPoS 平台的重要基础。

玻璃基板被视为 CoPoS 关键　群创积极投入验证

作为台积电规划的下一代面板级先进封装平台，CoPoS 最大的特色在于采用大型方形玻璃面板取代传统圆形晶圆进行封装。

以群创 G3.5 玻璃基板（620×750 毫米）为例，相较圆晶约 70% 至 80% 的材料利用率，方形面板可提升至 95% 以上，不仅能在单次制程中容纳更多晶片，也有助于提高产能并降低制造成本。

再搭配 Chip-Last 制程、高密度 RDL 以及嵌入式基板设计，可望改善大型 AI 晶片封装所面临的翘曲、散热及电源传输等问题。

在这套技术架构中，玻璃基板被视为不可或缺的核心材料。与目前主流的有机基板或矽中介层相比，玻璃基板具有更高的平整度与更低的翘曲特性，有利于大尺寸封装及多层 RDL 堆叠；其热膨胀系数（CTE）可依需求调整，可降低晶片与基板间的热应力；此外，玻璃本身介电损耗较低，更适合高速、高频讯号传输。

另一项关键技术则是 TGV（Through-Glass Via，玻璃穿孔导通）垂直互连。群创目前正积极投入相关技术开发，市场预期最快可望于 2028 年至 2030 年间进入量产阶段。

目前群创也已与台积电及日本基板大厂 Ibiden 合作推动 CoPoS 玻璃基板验证，其发展方向聚焦于高密度 RDL 与 TGV 技术，与 CoPoS 平台需求高度契合，被外界视为未来玻璃基板供应链的重要一环。

CoPoS 仍面临量产挑战　未来 2 至 3 年将成产业观察重点

不过，CoPoS 与玻璃基板距离全面商业化仍有不少技术门槛待克服，包括大尺寸面板的翘曲控制、TGV 制程的良率与成本、高密度 RDL 所需的电镀与微影精度，以及异质整合封装的测试验证与整体供应链成熟度等，都是业界持续投入研发的重点。

为加快技术落地，群创近年也积极携手设备供应商展开合作，例如导入东捷科技的雷射加工设备，以及友威科 (3580-TW) 的电浆蚀刻技术，加速相关制程验证。

展望未来，随着台积电逐步推动 CoPoS 平台进入量产阶段，市场预期未来两到三年将是玻璃基板从研发验证迈向商业化应用的重要时期。届时，玻璃基板可望与现有 ABF 有机基板形成互补，甚至在部分高阶封装市场逐步取代传统方案。

从应用角度来看，不同产品对基板技术的需求也将更加明确。成熟的有机基板仍适用于中低阶封装产品；中高阶 Chiplets 应用则可望以高密度 RDL 基板为主；至于 AI 伺服器、高效能运算（HPC）等对频宽与 I/O 密度要求最高的市场，则预料将朝向玻璃核心、TGV 垂直互连与多层 RDL 相结合的 CoPoS 架构发展，而群创此次公布的技术蓝图，也被视为观察下一代先进封装发展方向的重要参考。