三星电子在SEMICON Taiwan 2026国际半导体展上披露新一代高频宽记忆体（HBM）及下一代记忆体架构的详细技术路线图，涵盖HBM5、zHBM及zNAND-O等多项先进技术，显示这家南韩记忆体巨头在AI基础设施记忆体市场的长期布局。

三星记忆体产品规划企业副总裁Jangseok Choi在9月1日的活动上表示，HBM5的目标是在效能上达到HBM4E的2倍，单瓦效能提升20%，同时将热阻降低20%。此前三星已于8月的Hot Chips 2026上透露部分相关进展。

三星同时宣布正在开发全新架构的zHBM，目标效能为HBM4E的8倍，单瓦效能提升3倍，热阻降幅达75%至90%。

据《华尔街见闻》，这系列技术升级直接回应AI加速器运算能力快速扩张所带来的高频宽与散热双重需求，对AI晶片供应链及相关基础设施投资具有重要参考意义。

据报导，HBM5以效能达到HBM4E两倍为目标，并在功耗效率和热管理方面均有显著提升。三星将HBM5基础晶片（base die）的制程从HBM4及HBM4E所使用的4奈米提升至自研2奈米节点，标志着HBM在制程技术上迈出重要一步。

在堆叠层数方面，三星正为HBM5准备12层、16层及20层三种DRAM堆叠方案，以满足不同应用场景的容量与效能需求。量产时间预计在HBM4E之后，约在2028年前后。

热阻降低20%这一指标尤其关键。随着AI加速器功耗持续攀升，HBM的散热能力正日益成为系统瓶颈，这项改进有助于维持高效能运算系统的稳定运行。

三星将zHBM定位为有别于传统HBM的全新架构。传统HBM将记忆体置于AI加速器（xPU）旁侧，而zHBM则将记忆体直接堆叠于处理器顶部，透过大幅缩短资料传输路径来实现更高频宽与更佳功耗表现。

三星的目标是，zHBM的效能达到HBM4E的8倍，单瓦效能提升3倍，热阻降幅在75%至90%之间。这项效能跃升若能实现，将在频宽密度和能效层面对现有HBM架构形成根本性突破。

zHBM预计在2029年之后推出，属于三星更长远的技术储备布局。

在NAND记忆体领域，三星同样推出前瞻性技术方向。zNAND-O计划于2028年开始送样，目标是在记忆体密度上达到DRAM的10倍，同时在读取频宽和功耗效率上达到NAND的7倍。

这项技术的设计初衷，是为了满足生成式AI及大型语言模型（LLM）对「DRAM级速度、NAND级容量」的双重需求。随着模型规模持续扩大，现有记忆体架构在速度与容量之间的取舍，正日益成为制约AI推理与训练效率的瓶颈之一。

在SEMICON Taiwan 2026同期举办的Memory Executive Summit上，三星还系统阐述其「CUBE」战略框架。

Jangseok Choi表示，该战略围绕四项核心优先级展开：容量（Capacity）、利用率（Utilization）、频宽（Bandwidth）与效率（Efficiency）。

在容量方面，三星计划向垂直方向扩展记忆体，在不扩大印刷电路板（PCB）占用面积的前提下提升记忆体密度；

利用率方面，公司将3D记忆体的价值定位超越单纯的层数堆叠，着重优化逻辑与记忆体的架构布局，以降低延迟；频宽方面，三星计划以垂直高速通道取代水平资料路径，缩短晶片间距离；效率方面，则聚焦于功耗和热管理，将每比特资料的传输能耗降至最低，并最大化单瓦效能。

CUBE框架的提出，意味着三星正试图以系统性的架构思维统筹下一代记忆体产品的研发方向，而非仅在单项指标上寻求突破。