在近日举行的 Hot Chips 技术大会上，三星DRAM设计团队的Sangwook Han正式揭露三星HBM演进的三阶段路线图，终点是一种名为zHBM​的全新架构，也就是将DRAM直接垂直堆叠在GPU、TPU等运算晶片之上，彻底取消2.5D中介层。

美国科技媒体《wccftech》周日(23日)报导，相较于标准 HBM4E，zHBM宣称可实现70%功耗降低、230% DRAM频宽提升，每个DRAM模组节省100W功耗，同时为GPU释出8.3%额外功率空间。

HBM由两类晶片构成：一是C-die(核心晶片)，包含DRAM储存单位，可垂直堆叠最多16层；二是 B-die(基础晶片)，位于整个堆叠底部，负责处理各类DRAM控制功能，并透过 PHY(实体介面层)与GPU等运算晶片通讯，两者之间透过TSV(矽穿孔)​连接，这是一种穿透晶片的垂直导电通道。目前HBM4每个堆叠频宽已超过3TB/s，HBM4E推进至4TB/s 区间，HBM5则在 HBM4基础上频宽翻倍、容量超过60GB。

但频宽持续扩展正面临两大约束：TSV数量与间距的物理极限，以及基础晶片内PHY介面I/O数量与速度上限。与此同时，基础晶片与运算晶片(xPU SoC)之间的制程代差正逐代缩小，这既是挑战，也为三星的路线图提供了切入点。

路线图第一阶段的核心目标，是从xPU「抢回」矽面积。三星已将D1c与4奈米逻辑制程应用于HBM4的Base Die，主要目的是降低功耗、缩减有效面积，这是DRAM与先进逻辑制程真正融合的起点。具体措施包括：用D2D介面替换传统HBM PHY，缩短通道长度，直接改善能效，同时为xPU释出宝贵矽片面积；将记忆体控制器从xPU卸载至cHBM的基础晶片(B-die)，预计可为xPU释出5%-10%面积，对应10%-20%效能提升；引入基于SRAM的细粒度修复方案，利用B-die上的闲置空间部署修复资源。

面积缩减带来的副作用是热点问题，三星推出Heat Path Block(HPB)技术，建构于cHBM4方案之上，可将峰值温度降低逾 35%，覆盖 50% 的 PHY 区域。

第二阶段路线则从「腾空间」转向「加功能」，三星定义为功能扩展阶段。首先扩展记忆体容量：随着AI大模型上下文视窗急剧扩大，KV快取(模型推理时用于储存中间状态的记忆体区域)需求呈指数级增长，三星拟在Base Die闲置矽面积上整合记忆体扩展控制器与PHY，透过外接LPDDR或HBM等方案扩充系统可用记忆体容量。其次整合处理单元(PE)，在Base Die上整合部分计算处理单位，将部分原本需要在xPU上完成的计算卸载至记忆体侧，降低D2D频宽需求、减少功耗与热负担，此形态称为AHBM(Advanced HBM)。

此外，还包括强化可靠性与测试能力：在Base Die上整合先进RAS(可靠性、可用性、可维护性)感测器与即时遥测功能，以及片上自测试(ATIP)能力，提升良率与测试涵盖率。

第三阶段是整个路线图的终极形态。当前主流AI系统采用2.5D封装架构，GPU与HBM并排置于同一块中介层上，透过横向互连传输资料。zHBM的概念是将这一结构「竖起来」——把DRAM堆叠直接压在xPU晶片之上，形成真正的3D垂直整合。

三星DRAM设计团队描述的关键特性包括：分散式 I/O(最小化 HBM 堆叠内资料传输距离)、3D结构(消除传统 2D 介面，大幅提升系统效率)、I/O功耗目标约0.5 pJ/bit(透过移除 SerDes 等冗余模组实现)、频宽提升超2.3倍、系统热余量达100W。三星演示的方案为四堆叠，zHBM叠加在一颗xPU 之上。

为实现上述目标，三星正在研发两项关键封装技术：WoW(Wafer on Wafer) HCB(Hybrid Cube Bonding)，以实现超高 I/O 密度，并最终建构统一的 SoC-DRAM 协同设计体系。

路线图背后的核心逻辑是，将HBM的Base Die从「被动的资料中转站」重新定位为「具备主动运算能力的智慧伙伴」。三个阶段的演进逻辑清晰，先透过制程升级压缩面积、释放 xPU 空间(第一阶段)；再利用释出的空间整合更多功能、扩展容量与运算能力(第二阶段)；最终透过3D垂直整合彻底重构系统架构，在功耗、频宽与热管理三方面同步突破(第三阶段)。

三星的Sangwook Han在演说中总结道：「透过掌握先进封装与统一SoC-DRAM协同设计，我们将突破制约AI系统的功耗、面积与容量瓶颈，为未来数年更高效率、更高效能、更强可扩展性铺平道路。」