中国半导体设备商北方华创(002371-CN) 近日公布最新研究成果，声称已开发出一种用于制造3D DRAM晶片的两步骤蚀刻制程。若这项技术进一步应用于记忆体制造，可能有助中国记忆体大厂长鑫科技(688825-CN) 推进3D DRAM与垂直制造，破解极紫外（EUV）曝光机制裁限制。

根据《Wccftech》报导，若长鑫存储后续能将北方华创的蚀刻设备及制程技术导入实际产线，将有助提高3D DRAM自主生产的可行性，并降低对西方EUV设备的依赖，进一步朝更高记忆体密度与效能发展，为中国记忆体产业在全球竞争中增加技术布局的弹性。

3D DRAM晶片被视为下一代DRAM技术，旨在克服现有晶片在记忆体单元密度方面所面临的限制。

由于西方制裁限制先进EUV晶片制造设备销售至中国，中国晶片设计业者日益将重点放在半导体制造与设计的垂直方向。

EUV微影技术的主要优势，在于能让制造商与设计业者打造具有更细微电路线路与图案的晶片，使这些线路与图案能在矽晶圆上以水平方向延伸。

然而，受限于EUV设备取得不易，中国单靠DUV设备从水平方向缩减线宽，将逐步碰上物理极限及制程上的瓶颈。

北方华创在发表于IEEE期刊的一篇论文中，说明了该公司在3D DRAM 64层结构中实现均匀蚀刻方面取得的进展。其目标是将制造重点转向垂直方向，以取代非EUV微影技术所面临的水平方向限制。

今年稍早，华为宣布一项名为「Tau Scaling」的新晶片设计技术。这套方法的核心是华为的 LogicFolding 架构，透过将逻辑电路在垂直方向折叠并堆叠，以降低电阻、改善连接性，甚至力求在2031年前达到与标准1.4奈米晶片相当的效能与电晶体密度。

透过这种方式，原本必须借由EUV缩小电路尺寸、提高电晶体密度的需求，转而聚焦于垂直堆叠。

值得注意的是，中国北方华创发表的研究暗示，中国可能正采取类似方式发展记忆体制造技术。

该公司在研究中描述一种方法，可对由矽（Si）与矽锗（SiGe）层组成的64层3D DRAM堆叠结构进行均匀蚀刻。

在3D DRAM设计中，这两种材料交替堆叠，并移除SiGe，以在Si层之间腾出空间，用于配置所谓通道层内的字元线、位元线与闸极。

移除这些SiGe层的制程称为蚀刻。北方华创在研究论文中声称，其已克服传统蚀刻制程的限制。这些限制包括蚀刻化学物质侵蚀邻近的Si层、破坏其均匀性；制程产生的副产品沉积在堆叠结构底部；以及蚀刻化学物质无法有效抵达底部层等。

若能克服上述问题，将可让长鑫科技推进3D DRAM与垂直制造，以克服DUV设备在水平方向上所面临的电晶体密度限制。

在上述问题中，Si层遭到损伤涉及低选择比，而底部污染物堆积则被称为微负载。解决这些问题可改善制程的深度均匀性，也就是Si-Si层之间间隙的尺寸均匀程度。

在蚀刻方面，北方华创采用双步骤制程。第一步是在SiGe层中注入无偏压、亦即电中性的氟自由基。如此可确保蚀刻材料只针对SiGe层作用，同时在Si层上形成一层薄薄的氟化锗保护膜。

第二步则是透过电浆辅助清除程序，排出化学副产品，借此消除制程中的微负载问题。

该公司表示，这项制程可实现超过500比1的Si对SiGe蚀刻选择比，代表在两个Si层之间、厚度为200奈米的SiGe层，其蚀刻速度可超过Si层的500倍。

北方华创表示，在此蚀刻选择比下，Si层的损失可控制在10埃以下。

最后，北方华创也声称，其结构均匀性超过95%。这代表，在顶部层厚度为200奈米的情况下，则「跨 64 个对应层」的底层厚度至少达到 190 奈米。