南韩三星电子近期在3D DRAM研发上交出阶段性成果：其16层垂直堆叠VS-DRAM(Vertically Stacked DRAM)已完成晶片级读写验证，核心以「水平电容＋GAA单元电晶体＋Peri-on-Cell键合」重构1T1C架构，目标是把DRAM从平面微缩推进到Z轴堆叠，延续10奈米以下节点的位元密度提升。

《芯联汇》周四(24日)刊文分析指出，传统DRAM长期靠XY方向缩小单元提升Bit Density，但进入10奈米级后瓶颈愈来愈硬：位线与储存节点距离变近，记忆体电容缩小会压迫Retention Time与Sensing Margin；字线变细则推高电阻，逐渐触及RC时序极限，三星因此改走水平字线、垂直位线、水平记忆体电容的基础架构，用垂直堆叠释放横向空间，并藉垂直位线降低位线电容、改善感测。

第一大核心是日本称「水平电容」的Horizontal CAP。相较传统垂直高深宽比电容，水平电容不再依赖supporter pattern，三星在16层结构中制作圆筒式水平电容并测试不同长度，结果显示电容量Cs随电容长度近似线性增加，代表可透过横向/Z向长度调整补足1T1C里的「1C」；其lateral recess与gap fill可控，是3D环境下维持资料保持能力的关键。

第二大核心是GAA单元电晶体。三星把VS-DRAM单元从double gate升到Gate-All-Around，用超薄nanosheet通道加强短沟道抑制与单元间自对准隔离；实验GAA具更陡亚阈值斜率、更高驱动电流，低Vth有助降低工作电压。DRAM最怕漏电，三星另用两条路压GIDL：功函数工程在漏端边缘形成n+多晶矽降低峰值电场，工程在维持驱动电流下优化结区；16层不同tier的Ion/Vth未出现明显层间漂移，显示均匀性已通过实验验证。

第三大核心是PoC与TSDV。Peri-on-Cell把Core/Peripheral电路放到单元阵列上方，缩短I/O资料路径、提升速度与能效；制程需两次键合，将核心/外围晶圆减薄至约1μm，再以表面处理改善键合空洞，并用Through-Si-Dielectric-Via在DTI区做垂直互连。

三星验证减薄后well isolation仍成立，薄体矽外围电晶体电性变化控制在10%以内；DTI与TSDV对准误差则直接影响接触电阻与可靠性，是后续量产良率重点。

产业端，3D DRAM已从概念变成记忆体三强与逻辑厂的共同赛道。VLSI 2026相关材料显示，三星16层VS-DRAM采GAA与水平电容、并论证PoC可行性；SK海力士主攻4F²垂直闸，结合位线屏蔽、共享背闸与晶片减薄，降低单元面积并维持键合结构读写；美光则把3D DRAM、晶圆/融合键合、新型通道与近GPU记忆体列为未来十年扩展方向，因应HBM之后的频宽与能耗墙。

分析指出，当DRAM由缩线宽转向深层蚀刻、薄膜、研磨与混合键合，设备需求结构也会从曝光为主扩散到立体集成。

对AI与高效能运算而言，3D DRAM的价值不在单一参数炫技，而在于用层数换面积、用PoC缩资料路径、用GAA控漏电压低电压；若后续从16层走向更多层，可望缓解大模型长上下文、Agent与推理丛集的「记忆体容量／频宽／功耗」三角矛盾。

但现阶段仍要过三关：水平电容与GAA的多层良率、PoC减薄键合对准与热管理及3D DRAM相对1c/1d平面与HBM的成本曲线。

三星这份16层读写验证，证明「DRAM向上堆」不再是PPT，却也只代表10奈米以下潜在路线成型，真正商用仍取决于堆层数、电容材料、键合良率与客户平台验证。