AI 晶片正迈向 3D 堆叠，台积电 (2330-TW)(TSM-US) 先进封装技术暨服务副总经理何军今 (11) 日指出，SoIC 正式进入高速成长期，目前混和键和间距 (Pitch) 最小可达 6 微米，并已进入量产，预计 2029 年进一步推进至 4.5 微米，并支援 A14 逻辑晶片直接堆叠 A14 逻辑晶片，将 AI 晶片正式从平面扩展至垂直方向。

台积电预计，2022 年至 2027 年，SoIC 产能将以年复合成长率超过 90% 的速度成长，而同时间，CoWoS 的产能年复合成长率为 80% 以上。

何军指出，AI 对运算能力的需求持续攀升，先进封装架构也正在快速演进，未来不只是利用 CoWoS 持续扩大平面封装尺寸，也会透过 SoIC 与 Hybrid Bonding 把多颗晶片垂直堆叠，以进一步提升运算密度与能源效率。

AI 先进封装未来将同步朝「横向做大、垂直做高」发展，其中 CoWoS 负责突破单一晶片及光罩尺寸的平面限制，SoIC 则透过 3D 堆叠向垂直方向延伸，使先进制程晶片能在有限面积内整合更多运算能力。

何军表示，SoIC 透过真正的 3DIC 与 Hybrid Bonding，可带来超过传统互连 50 倍以上的互连密度，同时提升约 5 倍的电源效率。对 AI 系统而言，这项优势尤其重要，因为随着运算量快速提高，整体功耗瓶颈已不只是晶片本身的运算，而有愈来愈高比例来自晶片间的资料移动。

台积电期望，透过缩短晶片之间的距离、提高 Die-to-Die 互连密度，可以有效降低资料传输所需要的功耗，也让 Logic-on-Logic 等高效能 3D 整合逐步成为可能。

在量产进度上，何军透露，台积电自去年起已将 6 微米 Hybrid Bonding Pitch 导入大量生产，显示 SoIC 已经不再停留在研发或少量特殊应用阶段，而是正式迈向规模化量产。

下一步台积电还将持续缩小 Hybrid Bonding Pitch，何军指出，预计 2029 年将推出 4.5 微米 Pitch 技术，进一步提高晶片间 I/O 密度与频宽，同时降低互连功耗。

更值得注意的是，4.5 微米 Hybrid Bonding 将可支援 A14 堆叠 A14，代表 3DIC 将从过去较常见的逻辑晶片与记忆体整合，进一步跨向最先进 Logic 与 Logic 的直接 3D 整合。

何军指出，未来 AI 先进封装核心仍将采用最先进制程打造的逻辑晶片，但若要持续提高能源效率，光靠平面制程微缩已不足够，因此必须利用 Hybrid Bonding 把多颗晶片垂直堆叠，借此持续提高单位面积的运算能力。

同时，AI 系统仍需要大量 HBM，且记忆体与逻辑晶片的整合程度也会持续提高；中介层的角色则将由过去单纯提供互连，逐步增加 Active Bridge、整合式电压调节器与电容等功能，形成更完整的系统级封装平台。